Presettable Counter

 [menuju akhir]

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Tujuan 

2. Komponen 

3. Dasar Teori 

4. Example

5. Problem 

6. Soal Pilihan Ganda 

7. Rangkaian Proteus 

8. Video 

9. Download File 

 1. Tujuan [kembali]

• Mampu Membuat Rangkaian Flip Flop Presettable Counters
• Memahami Fungsi Komponen pada Rangkaian Flip Flop Presettable Counters
• Mengetahui Prinsip Kerja dari Rangkaian Flip Flop Presettable Counters

2. Komponen [kembali]

• 7432 (Gerbang OR)

Gambar 3. Gerbang OR


Konfigurasi 7432

Gambar 4




Tabel 1


Spesifikasi :
• Dual Input OR Gate – Quad Package
• Supply Voltage: 5 to 7V 
• Input Voltage: 5 to 7V
• Operating temperature range  -55°C to 125°C
• Available in 14-pin PDIP packag
• Gerbang AND

• Gerbang NAND

• Logicstate




Gambar 5 LogicState

•  Inverter     

• JK Flip Flop (74109)
  

Truth table

Note 1: when J=1 and K=1, the Q output toggles every time (from 0 to 1 and 1 to 0)
Note 2: when J=0 and K=0, the Q output retains its previous state

3. Dasar Teori [kembali]

    Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counter digunakan untuk berbagai operasi aritmatika, pembagi frekuensi, penghitung jarak (odometer), penghitung kecepatan (spedometer), yang pengembangannya digunakan luas dalam aplikasi perhitungan pada instrumen ilmiah, kontrol industri, komputer, perlengkapan komunikasi, dan sebagainya . Counter tersusun atas sederetan flip-flop yang dimanipulasi sedemikian rupa dengan menggunakan peta Karnough sehingga pulsa yang masuk dapat dihitung sesuai rancangan. Dalam perancangannya counter dapat tersusun atas semua jenis flip-flop, tergantung karakteristik masing-masing flip-flop tersebut. Dilihat dari arah cacahan, rangkaian pencacah dibedakan atas pencacah naik (Up Counter) dan pencacah turun (Down Counter). Pencacah naik melakukan cacahan dari kecil ke arah besar, kemudian kembali ke cacahan awal secara otomatis. Pada pencacah menurun, pencacahan dari besar ke arah kecil hingga cacahan terakhir kemudian kembali ke cacahan awal. Tiga faktor yang harus diperhatikan untuk membangun pencacah naik atau turun yaitu (1) pada transisi mana Flip-flop tersebut aktif. Transisi pulsa dari positif ke negatif atau sebaliknya, (2) output Flip-flop yang diumpankan ke Flip-flop berikutnya diambilkan dari mana. Dari output Q atau Q, (3) indikator hasil cacahan dinyatakan sebagai output yang mana. Output Q atau Q. ketiga faktor tersebut di atas dapat dinyatakan dalam persamaan EX-OR. Secara global counter terbagi atas 2 jenis, yaitu: Syncronus Counter dan Asyncronous counter. Perbedaan kedua jenis counter ini adalah pada pemicuannya. Pada Syncronous counter pemicuan flip-flop dilakukan serentak (dipicu oleh satu sumber clock) susunan flip-flopnya paralel. Sedangkan pada Asyncronous counter, minimal ada salah satu flip-flop yang clock-nya dipicu oleh keluaran flip-flop lain atau dari sumber clock lain, dan susunan flip-flopnya seri. Dengan memanipulasi koneksi flip-flop berdasarkan peta karnough atau timing diagram dapat dihasilkan counter acak, shift counter (counter sebagai fungsi register) atau juga up-down counter.

1). Synchronous Counter
Syncronous counter memiliki pemicuan dari sumber clock yang sama dan susunan flip-flopnya adalah paralel. Dalam Syncronous counter ini sendiri terdapat perbedaan penempatan atau manipulasi gerbang dasarnya yang menyebabkan perbadaan waktu tunda yang di sebut carry propagation delay.
Penerapan counter dalam aplikasinya adalah berupa chip IC baik IC TTL, maupun CMOS, antara lain adalah: (TTL) 7490, 7493, 74190, 74191, 74192, 74193, (CMOS) 4017,4029,4042,dan lain-lain. Pada Counter Sinkron, sumber clock diberikan pada masing-masing input Clock dari Flip-flop penyusunnya, sehingga apabila ada perubahan pulsa dari sumber, maka perubahan tersebut akan men-trigger seluruh Flip-flop secara bersama-sama.
Tabel Kebenaran untuk Up Counter dan Down Counter Sinkron 3 bit :
Gambar rangkaian Up Counter Sinkron 3 bit

Gambar rangkaian Down Counter Sinkron 3 bit

Rangkaian Up/Down Counter Sinkron
Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada gambar 4.4 ditunjukkan rangkaian Up/Down Counter Sinkron 3 bit. Jika input CNTRL bernilai ‘1’ maka Counter akan menghitung naik (UP), sedangkan jika input CNTRL bernilai ‘0’, Counter akan menghitung turun (DOWN).
Gambar rangkaian Up/Down Counter Sinkron 3 bit :

2). Asyncronous counter
Seperti tersebut pada bagian sebelumnya Asyncronous counter tersusun atas flip-flop yang dihubungkan seri dan pemicuannya tergantung dari flip-flop sebelumnya, kemudian menjalar sampai flip-flop MSB-nya. Karena itulah Asyncronous counter sering disebut juga sebagai ripple-through counter. Sebuah Counter Asinkron (Ripple) terdiri atas sederetan Flip-flop yang dikonfigurasikan dengan menyambung outputnya dari yan satu ke yang lain. Yang berikutnya sebuah sinyal yang terpasang pada input Clock FF pertama akan mengubah kedudukan outpunyanya apabila tebing (Edge) yang benar yang diperlukan terdeteksi.
Output ini kemudian mentrigger inputclock berikutnya ketika terjadi tebing yang seharusnya sampai. Dengan cara ini sebuah sinyal pada inputnya akan meriplle (mentrigger input berikutnya) dari satu FF ke yang berikutnya sehingga sinyal itu mencapau ujung akhir deretan itu. Ingatlah bahwa FF T dapat membagi sinyal input dengan faktor 2 (dua). Jadi Counter dapat menghitung dari 0 sampai 2” = 1 (dengan n sama dengan banyaknya Flip-flop dalam deretan itu).
Tabel Kebenaran dari Up Counter Asinkron 3-bit



Gambar rangkaian Up Counter Asinkron 3 bit :


Timing Diagram untuk Up Counter Asinkron 3 bit :



Berdasarkan bentuk timing diagram di atas, output dari flip-flop C menjadi clock dari flip-flop B, sedangkan output dari flip-flop B menjadi clock dari flip-flop A. Perubahan pada negatif edge di masing-masing clock flip-flop sebelumnya menyebabkan flip-flop sesudahnya berganti kondisi (toggle), sehingga input-input J dan K di masing-masing flip-flop diberi nilai ”1” (sifat toggle dari JK flip-flop).

3). Counter Asinkron Mod-N
Counter Mod-N adalah Counter yang tidak 2n. Misalkan Counter Mod-6, menghitung : 0, 1, 2, 3, 4, 5. Sehingga Up Counter Mod-N akan menghitung 0 s/d N-1, sedangkan Down Counter MOD-N akan menghitung dari bilangan tertinggi sebanyak N kali ke bawah. Misalkan Down Counter MOD-9, akan menghitung : 15, 14, 13, 12, 11, 10, 9, 8, 7, 15, 14, 13,..
Gambar rangkaian Up Counter Asinkron Mod-6



Sebuah Up Counter Asinkron Mod-6, akan menghitung : 0,1,2,3,4,5,0,1,2,… Maka nilai yang tidak pernah dikeluarkan adalah 6. Jika hitungan menginjak ke-6, maka counter akan reset kembali ke 0. Untuk itu masing-masing Flip-flop perlu di-reset ke nilai ”0” dengan memanfaatkan input-input Asinkron-nya (dan ). Nilai ”0” yang akan dimasukkan di PC didapatkan dengan me-NAND kan input A dan B (ABC =110 untuk desimal 6). Jika input A dan B keduanya bernilai 1, maka seluruh flip-flop akan di-reset.
Gambar rangkaian Up/Down Counter Asinkron 3 bit






Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada rangkaian Up/Down Counter ASinkron, output dari flip-flop sebelumnya menjadi input clock dari flip-flop berikutnya


Prinsip Kerja Rangkaian 4 BIT Binary Counter
Sebelum perhitungan dimulai, keempat output DCBA 0000 dengan jalan dibuat Clear dalam kondisi 0 walaupun sesaat. Pada saat pulsa pertama datang dan bergerak dari 1 ke 0 maka output QA akan berubah dari 0 menjadi 1. Output QB akan tetap 0 karena signal yang masuk pada Flip-Flop "B" berubah dari 0 menjadi 1 Flip-Flop C dan C output-nya juga tidak berubah karena belum ada perubahan pada bagian output-nya. dalam keadaan inii, kondisi output DCBA = 0001. Jadi sesudah pulsa yang pertama pada output counter akan terbentuk angka 0001 dan pada saat pulsa kedua datang dan bergerak dari 1 menjadi 0, maka output QA akan berubah dari menjadi 0. Perubahan ini akan diteruskan ke Flip-Flop "B". Akibatnya karena input Flip-Flop "B" berubah dari 0 ke 1, maka output QB akan berubah dari 0 ke 1. Output Flip-Flop C dan D belum berubah karen belum ada perubahan pada bagian output-nya. Setelah pulsa kedua datang, maka keempat output DCBA akan menunjukkan DCBA = 0010, selanjutnya apabila pulsa ketiga datang output DCBA = 0011. Begitulah seterusnya sampai pulsa ke 15 datang maka keempat output-nya DCBA = 1111 dan pada saat pulsa ke 16 datang, maka seluruh output-nya DCBA akan kembali menjadi 0000. Dari uraian di atas, maka dapat ditarik kesimpulan bahwa BCD Counter 4 BIT Binary Counter hanya bisa menghitung sampai bilangan ke 16 yaitu dari mulai 0000 = 0 sampai 1111 = 15. Salah satu dari komponen Integrated (IC) yang berfungsi sebagai 4 BIT BINARY COUNTER adalah IC Tipe 54/741766 (Presettable Decode Counter adalah seperti gambar dibawah ini :

    A. Jk Flip Flop

        Flip flop JK beroperasi berdasarkan prinsip logika sekuensial, dimana keluarannya tidak hanya bergantung pada masukan saat ini tetapi juga pada keadaan sebelumnya. Ada dua masukan dalam JK Flip Flop Set dan Reset yang dilambangkan dengan J dan K. Ia juga memiliki dua keluaran Output dan komplemen dari Output yang dilambangkan dengan Q dan Q̅. Sirkuit internal JK Flip Flop terdiri dari kombinasi gerbang logika, biasanya gerbang NAND.

Flip flop JK terdiri dari empat kemungkinan kombinasi input: J=0, K=0; J=0, K=1; J=1, K=0; dan J=1, K=1. Kombinasi masukan ini menentukan perilaku flip flop dan keluarannya.

J=0, K=0: Dalam keadaan ini, flip flop mempertahankan keadaan sebelumnya. Itu tidak mengatur atau mengatur ulang sendiri, membuatnya stabil.

J=0, K=1: Kombinasi input ini memaksa flip flop untuk direset, menghasilkan Q=0 dan Q̅=1. Hal ini sering disebut sebagai keadaan “reset”.

J=1, K=0: Di sini, flip flop berada dalam mode set, menyebabkan Q=1 dan Q̅=0. Ini dikenal sebagai keadaan “set”.

J=1, K=1: Kombinasi ini mengaktifkan flip flop. Jika keadaan sebelumnya adalah Q=0, maka beralih ke Q=1 dan sebaliknya. Hal ini menjadikannya berharga untuk pembagian frekuensi dan aplikasi penyimpanan data.

Tabel Kebenaran JK Flip Flop

Tabel kebenaran flip flop JK menggambarkan hubungan antara input (J dan K) dan output (Q dan Q̅) dari flip flop. Berikut tabel kebenaran flip flop JK:

Catatan: Q(t) mewakili keadaan keluaran saat ini, Q(t+1) mewakili keadaan keluaran berikutnya, dan Q̅(t+1) mewakili komplemen dari keadaan berikutnya dalam tabel kebenaran flip flop JK.

Mode Operasi JK Flip Flop

Terlepas dari fungsi dasarnya, ada dua mode pengoperasian penting di JK Flip Flop: edge-triggered dan level-triggered.

Edge-Triggered: Dalam mode ini, flip flop merespons transisi sinyal yang terjadi pada pulsa clock. Ini biasanya digunakan dalam sistem sinkron, di mana output hanya berubah ketika sinyal clock berubah dari rendah ke tinggi atau tinggi ke rendah. JK Flip Flop yang dipicu oleh tepi memastikan keluaran yang stabil dan mencegah gangguan yang disebabkan oleh perubahan nilai masukan yang cepat.

Level-Triggered: Berbeda dengan mode edge-triggered, JK Flip Flop yang dipicu level merespons nilai input secara terus-menerus selama sinyal clock dipertahankan pada level tertentu (tinggi atau rendah). Mode ini terutama digunakan dalam sistem atau aplikasi asinkron di mana perubahan masukan secara langsung tercermin dalam keluaran.

Aplikasi JK Flip Flop

JK Flip Flop banyak digunakan dalam berbagai aplikasi, termasuk:

1. Penghitung
2. Register Pergeseran
3. Unit Memori
4. Pembagian Frekuensi
5. Persamaan Karakteristik JK Flip Flop

Persamaan karakteristik JK Flip Flop merepresentasikan hubungan antara keadaan saat ini (Q(t)), input (J dan K), dan keadaan selanjutnya (Q(t+1)). Berikut persamaan karakteristik JK Flip Flop :

Q(t+1) = JQ̅(t) + QK̅(t)

Dalam persamaan ini, suku JQ̅(t) mewakili pengaruh masukan J ketika berada dalam formasi himpunan (J=1), dan K̅(t) mewakili pengaruh masukan K ketika direset (K=0 ). Istilah QK̅(t) mewakili efek dari input K ketika berada dalam bentuk himpunan (K=1), dan Q̅(t) mewakili komplemen dari keadaan saat ini.

Persamaan karakteristik JK Flip Flop menandakan bahwa keadaan selanjutnya (Q(t+1)) ditentukan oleh kombinasi keadaan saat ini dan masukan (J dan K). Hal ini memungkinkan berbagai operasi, seperti pengaturan, pengaturan ulang, dan pengalihan flip flop berdasarkan kondisi input.

Kemampuan JK Flip Flop untuk menyimpan data dan melakukan operasi toggling menjadikannya sangat berharga dalam berbagai aplikasi, termasuk counter, shift register, unit memori, dan rangkaian pembagian frekuensi. Memahami fungsionalitas, persamaan karakteristik JK Flip Flop, mode pengoperasiannya, dan tabel kebenaran flip flop JK sangat penting untuk merancang dan mengimplementasikan sistem digital yang kompleks, sehingga berkontribusi terhadap kemajuan elektronik modern.

    B. Gerbang AND (AND Gate)

Gerbang AND memerlukan 2 atau lebih Masukan (Input) untuk menghasilkan hanya 1 Keluaran (Output). Gerbang AND akan menghasilkan Keluaran (Output) Logika 1 jika semua masukan (Input) bernilai Logika 1 dan akan menghasilkan Keluaran (Output) Logika 0 jika salah satu dari masukan (Input) bernilai Logika 0. Simbol yang menandakan Operasi Gerbang Logika AND adalah tanda titik (“.”) atau tidak memakai tanda sama sekali. Contohnya : Z = X.Y atau Z = XY.

    C. Gerbang OR (OR Gate)

Gerbang OR memerlukan 2 atau lebih Masukan (Input) untuk menghasilkan hanya 1 Keluaran (Output). Gerbang OR akan menghasilkan Keluaran (Output) 1 jika salah satu dari Masukan (Input) bernilai Logika 1 dan jika ingin menghasilkan Keluaran (Output) Logika 0, maka semua Masukan (Input) harus bernilai Logika 0.

Simbol yang menandakan Operasi Logika OR adalah tanda Plus (“+”). Contohnya : Z = X + Y.

Simbol dan Tabel Kebenaran Gerbang OR (OR Gate)

    D.  Gerbang NOT (NOT Gate)

Gerbang NOT hanya memerlukan sebuah Masukan (Input) untuk menghasilkan hanya 1 Keluaran (Output). Gerbang NOT disebut juga dengan Inverter (Pembalik) karena menghasilkan Keluaran (Output) yang berlawanan (kebalikan) dengan Masukan atau Inputnya. Berarti jika kita ingin mendapatkan Keluaran (Output) dengan nilai Logika 0 maka Input atau Masukannya harus bernilai Logika 1. Gerbang NOT biasanya dilambangkan dengan simbol minus (“-“) di atas Variabel Inputnya.

Simbol dan Tabel Kebenaran Gerbang NOT (NOT Gate)  

    E. Gerbang NAND (NAND Gate)

Arti NAND adalah NOT AND atau BUKAN AND, Gerbang NAND merupakan kombinasi dari Gerbang AND dan Gerbang NOT yang menghasilkan kebalikan dari Keluaran (Output) Gerbang AND. Gerbang NAND akan menghasilkan Keluaran Logika 0 apabila semua Masukan (Input) pada Logika 1 dan jika terdapat sebuah Input yang bernilai Logika 0 maka akan menghasilkan Keluaran (Output) Logika 1.

Simbol dan Tabel Kebenaran Gerbang NAND (NAND Gate) 

F. Gerbang NOR (NOR Gate)

Arti NOR adalah NOT OR atau BUKAN OR, Gerbang NOR merupakan kombinasi dari Gerbang OR dan Gerbang NOT yang menghasilkan kebalikan dari Keluaran (Output) Gerbang OR. Gerbang NOR akan menghasilkan Keluaran Logika 0 jika salah satu dari Masukan (Input) bernilai Logika 1 dan jika ingin mendapatkan Keluaran Logika 1, maka semua Masukan (Input) harus bernilai Logika 0.

Simbol dan Tabel Kebenaran Gerbang NOR (NOR Gate) 

G. 7432 (Gerbang OR)

Gambar 3. Gerbang OR

Gerbang OR (GATE OR) seperti pada gambar diatas hanya bisa menghasilkan logika 1 apabila satu, atau lebih, inputnya berada pada logika 1. dengan kata lain, sebuah gerbang OR hanya akan menghasilkan logika 0 bila semua inputnya secara bersamaan berada pada logika 0.

Gerbang OR (GATE OR) seperti pada gambar diatas hanya bisa menghasilkan logika 1 apabila satu, atau lebih, inputnya berada pada logika 1. dengan kata lain, sebuah gerbang OR hanya akan menghasilkan logika 0 bila semua inputnya secara bersamaan berada pada logika 0.Gerbang OR (GATE OR) seperti pada gambar diatas hanya bisa menghasilkan logika 1 apabila satu, atau lebih, inputnya berada pada logika 1. dengan kata lain, sebuah gerbang OR hanya akan menghasilkan logika 0 bila semua inputnya secara bersamaan berada pada logika 0.

Konfigurasi 7432

Gambar 4

Tabel 1

Spesifikasi :

• Dual Input OR Gate – Quad Package
• Supply Voltage: 5 to 7V 
• Input Voltage: 5 to 7V
• Operating temperature range  -55°C to 125°C
• Available in 14-pin PDIP packag

Simbol dan Tabel Kebenaran Gerbang X-OR (X-OR Gate) 

Simbol dan Tabel Kebenaran Gerbang NOR (NOR Gate) 

4. Example [kembali] 

    Example 11.5 : Lihat susunan penghitung riak biner pada Gambar 11.7. Tuliskan urutan hitungannya jika awalnya di state bagian 0000. Gambar juga bentuk gelombang waktunya

Solusi :

Penghitung awalnya dalam keadaan 0000. Dengan pulsa clock pertama, Q0 beralih dari '0' ke '1'

status, yang berarti Q0 beralih dari '1' ke '0'. Karena Q0 di sini memberi input jam pada flip-flop berikutnya, flip-flop FF1 juga mati. Jadi, Q1 berubah dari '0' menjadi '1'. Karena sandal jepit FF2 dan FF3 juga mempunyai clock dari keluaran komplementer dari sandal jepit sebelumnya, mereka juga beralih. Jadi, itu counter berpindah dari keadaan 0000 ke keadaan 1111 dengan pulsa clock pertama.

Dengan pulsa clock kedua, Q0 beralih lagi, namun flip-flop lainnya tetap tidak terpengaruh alasan yang jelas dan penghitungnya dalam keadaan 1110. Dengan pulsa jam berikutnya, penghitung terus menghitung mundur satu LSB sekaligus hingga mencapai 0000 lagi, setelah itu proses berulang. Urutan penghitungan diberikan sebagai 0000, 1111, 1110, 1101,1100, 1011, 1010, 1001, 1000, 0111, 0110, 0101, 0100, 0011, 0010, 0001 dan 0000. Bentuk gelombang waktu ditunjukkan pada Gambar. 11.8. Jadi, kita mempunyai pencacah empat-bit yang menghitung dalam urutan terbalik, dimulai dengan hitungan maksimum. Ini adalah penghitung BAWAH. 

5. Problem [kembali]

    1. An eight-bit binary ripple UP counter with a modulus of 256 is holding the count 01111111. What will be the count after 135 clock pulses be?

    2.  For the multistage counter arrangement of Fig.11.54, determine the frequency of the output signal. 125 Hz 

    3. Refer to the counter schematic shown in Fig. 11.55. Determine the count sequence of this counter. 000, 001, 010, 011, 100, 101, 110, 000, .  .  .

6. Soal Pilihan Ganda [kembali]

    1. Jumlah Gerbang NAND yang digunakan dalam rangkaian tersebut adalah...

            A. 5    B. 6    C. 7    D. 8

        Answer : D

    2. Flip Flop yang digunakan pada rangkaian tersebut adalah...

            A. JK Flip FLop    

            B. D Flip Flop 

            C. T Flip Flop    

            D. RS Flip Flop

        Answer : A

7. Rangkaian Proteus [kembali]

    1). Rangkaian Four-Bit Pressettable, Clearable Counter 

    Prinsip kerja : 

Pencacah yang dapat disetel adalah pencacah yang dapat disetel ke penghitungan awal apa pun, baik secara asinkron (terlepas dari sinyal jam) atau secara sinkron (dengan transisi aktif sinyal jam). Operasi pengaturan awal dicapai dengan bantuan input PRESET dan CLEAR (atau MASTER RESET) yang tersedia pada flip-flop. Operasi pengaturan awal juga dikenal sebagai 'pramuat' atau sederhananya operasi 'memuat'. Penghitung yang dapat diset dapat berupa penghitung ATAS, penghitung BAWAH, atau penghitung ATAS/BAWAH. Input/output tambahan yang tersedia pada pencacah UP/DOWN yang dapat diatur sebelumnya biasanya mencakup masukan PRESET, yang darinya penghitungan apa pun yang diinginkan dapat dimuat, masukan beban paralel (PL), yang bila aktif memungkinkan masukan PRESET dimuat ke keluaran pencacah, dan terminal keluaran count (TC), yang menjadi aktif ketika pencacah mencapai jumlah terminal. Gambar 11.12 menunjukkan diagram logika pencacah UP sinkron empat-bit yang dapat disetel sebelumnya. Data yang tersedia pada input P3, P2, P1 dan P0 dimuat ke counter ketika beban paralel (input PL menjadi RENDAH. Ketika input PL menjadi RENDAH, salah satu input dari semua gerbang NAND, termasuk empat gerbang NAND yang terhubung ke input PRESET dan empat gerbang NAND yang terhubung ke input CLEAR, masuk ke keadaan logika '1'. Yang mencapai input PRESET FF3, FF2, FF1 dan FF0 masing-masing adalah P3 P2 P1 dan P0, dan yang mencapai input CLEAR masing-masing adalah P3, P2, P1 dan P0. Karena PRESET dan CLEAR adalah input LOW yang aktif, maka counter flip-flop FF3, FF2, FF1 dan FF0 masing-masing akan diisi dengan P3, P2, P1 dan P0. jika P3 = 1, input PRESET dan CLEAR dari FF3 masing-masing akan berada dalam status logika '0' dan '1'. Ini berarti bahwa output Q3 akan masuk ke status logika '1'. Dengan demikian, FF3 telah dimuat P3. Demikian pula, jika P3 = 0, input PRESET dan CLEAR dari flip-flop FF3 masing-masing akan berada dalam status '1' dan '0'. Output flip-flop (output Q3) akan dihapus ke '0'. negara. Sekali lagi, flip-flop dimuat dengan status logika P3 ketika input PL menjadi aktif. IC Pencacah 74190, 74191, 74192 dan 74193 adalah pencacah UP/DOWN sinkron yang dapat disetel secara asinkron. Banyak pencacah sinkron menggunakan pengaturan awal sinkron dimana pencacah telah diatur sebelumnya atau dimuat dengan data transisi aktif dari sinyal jam yang sama yang digunakan untuk penghitungan. Pencacah yang dapat disetel juga memiliki jumlah terminal (keluaran TC), yang memungkinkannya dirangkai bersama untuk mendapatkan pencacah dengan angka MOD yang lebih tinggi. Dalam pengaturan kaskade, keluaran jumlah terminal dari pencacah tingkat rendah memberi input jam pada pencacah tingkat tinggi berikutnya. penghitung pesanan.

 2). Rangkaian Persettable Four-Bit Counter               

    Prinsip kerja : 

8. Video [kembali]

   

Simulasi Rangkaian 

 9. Download File  [kembali]

     Rangkaian Persettable Four-Bit, Clearable Counter [unduh]

     Rangkaian Persettable Four-Bit Counter [unduh]

     Video Simulasi Rangkaian Persettable Four-Bit, Clearable Counter  [unduh]

     Video Simulasi Rangkaian Persettable Four-Bit Counter [unduh]

     Datasheet Gerbang AND [unduh]

     Datasheet Gerbang NAND [unduh]

     Datasheet Gerbang NOT [unduh]

     Datasheet JK Flip Flop [unduh]

    

[menuju awal]